Praktyczne metody pomiarowe dla postu "Optymalizacja kryształów kwarcu dla układów scalonych" - Sekcje G i 6
Do artykułu z encyklopedii : Optymalne dopasowanie kryształów do układów scalonych
O co w tym wszystkim chodzi
Zły układ PCB może sprawić, że nawet optymalnie dobrany kryształ będzie bezużyteczny. Jednocześnie układ wpływa na kilka właściwości jednocześnie - pojemność pasożytniczą, rezerwę |-Rneg|, jitter, zachowanie EMC i odpowiedź przejściową. Ten post opisuje ustrukturyzowany test, który jest używany do ostatecznej walidacji układu kryształów na gotowej płytce.
Lista kontrolna układu (kontrola projektu)
Przed pomiarem układ jest sprawdzany pod kątem zgodności z ustalonymi zasadami projektowania:
| Rule | Kryterium | Test |
|---|---|---|
| Position | Quartz + C1, C2 bezpośrednio przy IC | Odległość < 5 mm do XIN/XOUT |
| Symetria | Linie C1/C2 o równej długości | ±1 mm różnicy |
| Isolacja | Brak sygnałów pod lub obok kwarcu | Pierścień wokół kwarcu ≥ 2 mm |
| płaszczyzna uziemienia | brak płaszczyzny GND bezpośrednio pod kwarcem | recess na wszystkich warstwach |
| GND island | Dedykowany obszar GND dla C1, C2 | Dedykowane połączenie do głównego GND |
| Obudowa kwarcowa | Pady #2/#4 na GND (4-pad ceramic) | podłączenie bezpośrednie, < 1 mm |
| ochrona | Bez zmiany warstw pod kwarcem | Vias na zewnątrz |
| EMV | Odległość do linii zegara | ≥ 5 mm do linii zegara |
| Ścieżki wilgotności/przesiąkania | Dystans powłoki konformalnej | Rozważ trudne warunki otoczenia |
.
Weryfikacja układu na podstawie pomiarów
Następujące pomiary na gotowej płytce ujawniają typowe niedociągnięcia układu:
Weryfikacja 1: Pomiar jittera na wyjściu oscylatora
- Oscyloskop ≥ 1 GHz z funkcją analizy jittera (jitter okresowy, jitter cykliczny)
- Punkt pomiarowy: wyjście sygnału zegarowego napędzanego przez oscylator kwarcowy (wyjście PLL, pin SYSCLK, pin prędkości transmisji UART)
- Oczekiwania: jitter okresowy < 30 ps RMS dla standardowych aplikacji; < 10 ps RMS dla USB, Ethernet, HDMI
.
Zwiększony jitter (< 50 ps RMS) wskazuje na sprzężenie z sąsiednimi sygnałami, niewłaściwe uziemienie lub zbyt niski poziom wysterowania.
Walidacja 2: Wstępny test EMC - sonda bliskiego pola
- Sonda bliskiego pola (pole H, średnica 10 - 30 mm) z analizatorem widma lub Signalhound BB60C
- Skanowanie obszaru przez kwarc, kondensatory i układ scalony
- Oczekiwania: Widoczna częstotliwość podstawowa, wyraźnie dominująca. Harmoniczne stłumione.
Sygnały alarmowe: wysokie harmoniczne (> 3 rzędu) lub wyraźne emisje w punktach oddalonych od kryształu wskazują na problemy ze sprzężeniem i układem. (Zobacz także studium przypadku https://www.petermann-technik.de/praxis-wissen/40mhz-quarz-emv-verbessern-fallbeispiel.html
Weryfikacja 3: Siła sprzężenia VCC
- Wstrzyknij szum lub generator funkcyjny do linii VCC (szum 50 - 200 mVpp, szerokość pasma 10 kHz - 100 MHz)
- Obserwuj stabilność częstotliwości i jitter na wyjściu
.
Oczekiwania: Częstotliwość zmienia się o < 2 ppm, jitter pozostaje w określonym zakresie. Silne odchylenia wskazują na niewystarczające lokalne odsprzęganie VCC w układzie scalonym oscylatora.
Weryfikacja 4: Zimny start
- Komora klimatyczna w temperaturze -40 °C (lub zimny natrysk), VCC na poziomie Vmin
- Co najmniej 30 procesów włączania. Każdy z nich musi się bezpiecznie włączyć (patrz post o czasie rozruchu)
Najczęstszy błąd układu, który wychodzi tutaj na jaw: Cpar zbyt wysokie, powodujące, że |-Rneg| spada poniżej ESR w najgorszym przypadku.
Weryfikacja 5: Profil temperatury na obudowie kwarcowej
- Kamera termowizyjna lub termopara bezpośrednio na obudowie kwarcowej
- Oczekiwania: obudowa kwarcowa < 5 K powyżej temperatury otoczenia
.
Jeśli kwarc znacznie się nagrzewa (> 10 K), poziom napędu jest zbyt wysoki - patrz post na temat pomiaru poziomu napędu. Konsekwencją jest przyspieszone starzenie i dryft.
Częste błędy układu i ich sygnatura pomiarowa
| Błędy układu | Typowa sygnatura pomiaru | Remedycja |
|---|---|---|
| Obszar GND pod kwarcem | Przesunięcie częstotliwości +5 do +20 ppm, Cpar > 4 pF | Wycięcie GND na wszystkich warstwach |
| Długie przewody (> 10 mm) | Zwiększony jitter, wydłużony czas startu | skrócony routing, kwarc bliżej IC |
| C1/C2 umieszczone asymetrycznie | Różne amplitudy na XIN/XOUT, poziom wysterowania asymetryczny | Symetryczne prowadzenie |
| Linia zegara blisko kwarcu | Pasma boczne w widmie, zwiększony jitter fazowy | Odległość ≥ 5 mm, jeśli to konieczne. Przewód GND pomiędzy |
| Brak lokalnego kondensatora blokującego (100 nF) na IC VCC | Dryft częstotliwości przy zmianach obciążenia | 100 nF + 10 nF jak najbliżej układu scalonego |
| Vias pod kwarcem | Increased jitter, poor EMC | Przez wolną przestrzeń pod kwarcem, dostosuj routing |
| Obudowy kwarcowe pływające | Wrażliwy na bliskość dłoni, sprzężenie EMC | Pady #2/#4 bezpośrednio na GND |
.
Końcowe zatwierdzenie projektu
Zalecamy podsumowanie tabeli testów przed zatwierdzeniem serii. Wszystkie punkty muszą zostać zaliczone w najgorszym punkcie pracy (Vmin, -40 °C lub +85 °C w zależności od zastosowania, najgorsza tolerancja komponentów):
| Punkt testowy | Cel | Akceptacja |
|---|---|---|
| Dokładność częstotliwości przy +25 °C, Vnom | ± < 5 ppm | Pass |
| Marża zysku (|-Rneg| / ESR) Najgorszy przypadek | ≥ 3 (Przemysł) / ≥ 5 (Motoryzacja) | Pass |
| Start-Up-Time Worst-Case | < 3× typowa wartość przy +25 °C | Pass |
| Drive level | ≤ 60% wartości arkusza danych kwarcu | Pass |
| Period jitter | < application request | Pass |
| Cpar from frequency method | w ramach założeń projektowych ±0.5 pF | Pass |
| EMV near-field check | brak zauważalnych emisji poza częstotliwością użyteczną kwarcu | Pass |
| Test cyklu temperaturowego 10 cykli -40/+85 °C | brak błędów rozruchu, brak dryftu > 10 ppm | pass |
.
Najlepsza praktyka układu w trzech wierszach
Najważniejsze zasady w skrócie 1. Kwarc + C1, C2 kompaktowo i bezpośrednio na układzie scalonym, symetryczne prowadzenie, krótkie linie. 2. Brak obszaru GND i sygnałów pod kryształem, dedykowana wyspa GND dla kondensatorów. 3. Obudowa padów #2/#4 na 4-padowych kryształach ceramicznych na GND - zdefiniuj to połączenie na wczesnym etapie i nie zmieniaj go później w celu wyrównania częstotliwości. |
.
Dodatkowe informacje
Zasady rozmieszczania opisano w praktycznym przewodniku "Optymalne dopasowanie kryształów do układów scalonych" (sekcje G i 6). Ten post uzupełnia przewodnik o walidację opartą na pomiarach na gotowej płytce - od sprawdzenia jittera do akceptacji najgorszego przypadku.</p
<p>Masz pytania dotyczące implementacji
Nasi eksperci ds. częstotliwości pomogą w wyborze odpowiedniego kryształu, przeprowadzeniu pomiarów w obwodzie i zapewnieniu wsparcia projektowego aż do wydania seryjnego.
- Zażądaj porady technicznej
- Przedyskutuj z nami swoją aplikację
- Zdefiniuj i zamów przykładowy kryształ
- Zażądaj alternatywy poprzez odniesienie
.
Telefon: +49 8191 305395 Email: info@petermann-technik.de
Twój sukces jest naszym celem.
FAQs
W jaki sposób układ kwarcowy jest weryfikowany metrologicznie na gotowej płytce?
Walidacja metrologiczna układu kryształu na gotowej płytce jest przeprowadzana w sposób ustrukturyzowany przy użyciu kilku testów, które ujawniają typowe słabości układu. Obejmują one w szczególności pomiar jittera na wyjściu oscylatora, wstępny test EMC z sondą bliskiego pola, test siły sprzężenia VCC, test zimnego startu i pomiar temperatury bezpośrednio na obudowie kryształu. Przed tymi pomiarami układ powinien być już sprawdzony zgodnie z ustalonymi zasadami projektowania, aby oczywiste usterki zostały rozpoznane na wczesnym etapie. Kluczowe jest, aby wszystkie testy były również przeprowadzane w najgorszym punkcie pracy, tj. przy minimalnym napięciu zasilania, krytycznej temperaturze i tolerancjach komponentów. Tylko wtedy, gdy płyta w pełni przejdzie tę walidację, istnieje wiarygodna podstawa do zwolnienia serii.
Które limity jittera mają zastosowanie do walidacji układu obwodów kryształów i oscylatorów?
W walidacji układu pomiar jittera jest kluczowym wskaźnikiem jakości generowania zegara na gotowej płytce. Witryna określa okres jittera poniżej 30 ps RMS jako oczekiwaną wartość dla standardowych aplikacji, podczas gdy dla wymagających interfejsów, takich jak USB, Ethernet lub HDMI, dąży się do mniej niż 10 ps RMS. Zwiększony jitter powyżej 50 ps RMS wskazuje na problemy z układem, takie jak sprzęganie sąsiednich sygnałów, niewłaściwe prowadzenie masy lub zbyt niski poziom wysterowania. Pomiary są wykonywane na wyjściu sygnału zegarowego sterowanego przez oscylator kwarcowy, na przykład na wyjściu PLL, pinie SYSCLK lub pinie szybkości transmisji UART. Aby uzyskać wiarygodne wyniki, należy użyć oscyloskopu o szerokości pasma co najmniej 1 GHz i funkcji analizy jittera dla jittera okresowego i jittera cyklicznego.
Jak rozpoznać problemy EMC w układzie kryształów na płytce drukowanej?
Problemy EMC w układzie kryształów można bardzo dobrze wykryć na gotowej płytce za pomocą sondy bliskiego pola i analizatora widma. Obszar nad kryształem, kondensatorami obciążenia i układem scalonym oscylatora jest systematycznie skanowany w celu wizualizacji lokalnego promieniowania. Oczekuje się, że częstotliwość podstawowa wyraźnie dominuje, a wyższe harmoniczne są wyraźnie tłumione. Jeśli wysokie harmoniczne powyżej trzeciego rzędu lub wyraźne emisje występują w punktach oddalonych od kryształu, wskazuje to na niepożądane sprzężenie i błędy układu. Takie sygnatury pomiarowe pomagają zidentyfikować problemy w prowadzeniu przewodów, podłączeniu do uziemienia lub odsprzęganiu.
Dlaczego testowanie siły sprzężenia VCC jest tak ważne dla układów kwarcowych?
Testowanie siły sprzężenia VCC pokazuje, jak solidny jest obwód oscylatora zaprojektowany, aby wytrzymać zakłócenia na napięciu zasilania. W tym celu, szumy o typowej wartości od 50 do 200 mVpp i szerokości pasma od 10 kHz do 100 MHz są sprzęgane do linii VCC, podczas gdy stabilność częstotliwości i jitter są obserwowane na wyjściu. W idealnym przypadku częstotliwość zmienia się o mniej niż 2 ppm, a jitter pozostaje w określonych granicach. Duże odchylenia wskazują na niewystarczające lokalne odsprzęganie VCC w układzie scalonym oscylatora. Ta walidacja jest szczególnie ważna, ponieważ sprzężenia zasilania często występują w rzeczywistym działaniu systemu i mogą bezpośrednio wpływać na jakość zegara.
Jakie typowe błędy układu występują podczas zimnego rozruchu i pomiaru temperatury kryształu kwarcu?
Typowe słabości układu kwarcowego stają się szczególnie widoczne podczas testu zimnego startu i pomiaru temperatury. Podczas testu rozruchu w komorze klimatycznej w temperaturze -40 °C lub z zimnym strumieniem i przy minimalnym napięciu zasilania, oscylator musi niezawodnie oscylować w co najmniej 30 procesach włączania. Jeśli oscylacja nie występuje lub jest niestabilna, pojemność pasożytnicza jest często zbyt wysoka, tak że rezerwa |-Rneg| spada poniżej wartości ESR w najgorszym przypadku. Ponadto pomiar temperatury na obudowie kwarcu pokazuje, czy poziom wysterowania został wybrany prawidłowo. Jeśli obudowa nagrzewa się o więcej niż 5 K powyżej temperatury otoczenia lub nawet znacznie powyżej 10 K, kwarc jest zbyt mocno wysterowany, co może przyspieszyć starzenie i dryft częstotliwości.
Dlaczego walidacja układu PETERMANN-TECHNIK na gotowej płytce - sprawdzenie jittera, EMC i zachowania podczas rozruchu?
PETERMANN-TECHNIK specjalizuje się w kryształach, oscylatorach i komponentach generujących częstotliwość, łącząc know-how w zakresie komponentów z praktyczną wiedzą w zakresie pomiarów i projektowania. Firma zapewnia nie tylko wsparcie przy wyborze odpowiedniego kryształu kwarcu, ale także pomiary bezpośrednio w obwodzie i wsparcie przy projektowaniu aż do wydania seryjnego. To połączenie teorii i walidacji na gotowej płytce jest szczególnie cenne, jeśli chodzi o kwestie takie jak jitter, EMC, siła sprzężenia VCC i bezpieczne zachowanie podczas rozruchu. Ustrukturyzowane podejście pomaga niezawodnie rozpoznać krytyczne błędy układu przed produkcją seryjną i ocenić je w sposób technicznie uzasadniony. W przypadku przemysłowych aplikacji B2B oznacza to większą niezawodność rozwoju, mniejsze ryzyko w terenie i niezawodne wydanie w najgorszych warunkach.
